SK(海力士) ：展示DRAM重点路！线

SK海力士重点介绍了10nm以下技术的计划。

ZDNet 报道显示，继 3 月份推出 12 层 HBM4 样品后，SK 海力士在京都举行的 2025 年 IEEE VLSI 研讨会（6 月 8 日至 12 日）上公布了长期 DRAM 路线图和可持续发展愿景，重点介绍了 10nm 以下技术的计划。

值得注意的是，SK海力士首席技术官Cha Seon Yong在6月10日的主题演讲中强调了现有技术扩展面临的日益严峻的挑战，并补充说，SK海力士将在结构、材料和组件方面的突破的支持下，为10nm及以下的下一代节点采用4F2垂直栅极和3D DRAM技术。

据 ZDNet 指出，4F2 VG（垂直栅极）平台是一种下一代 DRAM 技术，旨在通过垂直栅极结构最大限度地减少单元面积并实现更高的密度、更快的速度和更低的功耗。

在这种垂直栅极结构中，栅极（在 DRAM 晶体管中充当开关）是垂直构建的，并被沟道包围。报告指出，这与传统的平面设计有所不同，在平面设计中，栅极平放在沟道的顶部。

虽然目前大多数 DRAM 仍使用 6F 单元，但 SK 海力士计划转向 4F2 单元和晶圆键合（将电路置于单元下方），以提高性能和单元效率。

与此同时，这家内存巨头还强调，3D DRAM 与 VG 技术一样，是 SK 海力士未来发展路线图的关键支柱。尽管有人警告称，堆叠更多层数可能会推高成本，但 Cha 强调，持续创新将确保规模化发展成为可能，正如其新闻稿所述。

除了架构之外，SK海力士还致力于突破材料和组件的界限，为未来30年的DRAM发展奠定基础。

根据TrendForce的数据，2025年第一季度全球DRAM产业营收达到270.1亿美元，环比下降5.5%。值得注意的是，SK海力士凭借97.2亿美元的营收首次登顶榜首，这得益于HBM3e出货量强劲，价格保持稳定。与此同时，三星则以91亿美元的营收下滑至第二位，环比下降19%。

据悉，与传统的内存单元数组与内存逻辑电路分占两侧的2D DRAM存储相比，3D DRAM是一种将存储单元（Cell）堆迭至逻辑单元上方的新型存储方式，从而可以在单位晶圆面积上实现更高的容量。

采用3D DRAM结构可以加宽晶体管之间的间隙，减少漏电流和干扰。3D DRAM技术打破了内存技术的传统范式。这是一种新颖的存储方法，将存储单元堆迭在逻辑单元之上，从而在单位芯片面积内实现更高的容量。

3D DRAM的优势不仅在于容量大，其数据访问速度也快。传统的DRAM在读取和写入数据时需要经过复杂的操作流程，而3D DRAM可以直接通过垂直堆迭的存储单元读取和写入数据，极大地提高了访问速度。此外，3D DRAM还具有低功耗、高可靠性等特点，使其在各种应用场景中都具有显著优势。

十多年来，业界一直致力于这个方向，特别是受到3D NAND商业和功能成功的推动。

迄今为止，许多3D DRAM概念已经提出并申请了专利，一些主要DRAM厂商正在进行晶圆级测试。

在此前举行的Memcon 2024上，三星电子再次公布了其关于3D DRAM开发的雄心勃勃计划，并明确表示将在2030年前实现这一技术的商业化。

三星电子副社长李时宇在会上详细介绍了4F2 Square VCT DRAM及3D DRAM的研发进展，显示出三星在紧凑型高密度内存领域的领先地位。

相较于在DRAM单元结构上向z方向发展的VCT DRAM，三星电子还聚焦在VS-CAT（Vertical Stacked-Cell Array Transistor，垂直堆迭单元阵列晶体管）DRAM上，该技术类似3D NAND一样堆迭多层DRAM。

除通过堆迭提升容量外，VS-CAT DRAM 还能降低电流干扰。三星电子预计其将采用存储单元和外围逻辑单元分离的双晶圆结构，因为延续传统的单晶圆设计会带来严重的面积开销。

在分别完成存储单元晶圆和逻辑单元晶圆的生产后，需要进行晶圆对晶圆（W2W）混合键合，才能得到 VS-CAT DRAM成品。

据悉，目前三星电子已在内部实现了16层堆迭的VS-CAT DRAM。

三星电子还在会议上探讨了将BSPDN背面供电技术用于3D DRAM内存的可能性，认为该技术有助于于未来对单个内存bank的精细供电调节。

尽管东京电子预测VCT DRAM的商用化要到2027年才能实现，但三星内部对3D DRAM的商业化充满信心，计划在2025年内部发布4F2 Square工艺，并逐步推进3D DRAM的研发，预计在2030年之前推出市场。

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（内容来源：中国青年网）